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集成电路/Z16C3010VEG
商品型号:Z16C3010VEG

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品牌:ZiLOG
封装:-
货期:30天
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  • 商品名称:Z16C3010VEG
  • 商品品牌:ZiLOG
  • 商品类别:集成电路
  • 二级分类:集成电路
  • 商品型号:

    Z16C3010VEG

  • 封装规格:-
  • 商品编号:CYDOM185120184
  • 商品重量:0.000100kg
Z16C3010VEG中文资料
Z16C3010VEG中文资料第49页精选内容: DS007902-0708初步功能说明 Z16C30产品规格 45被装入一个四深的FIFO.这允许数据的DMA传输不需要进行由于FIFO中的值允许接收消息结束时的CPU干预 CPU来确定内存中的消息边界.同样,发送字符计数器可以在软件控制下加载,也可以在开始时自动加载传输消息.每次写入发送FIFO时,计数器递减.什么时候计数器递减到0,并且该字节被发送,发送器自动终止 - 以适当的方式命名消息(通常是CRC和关闭标志或同步字符)而不需要CPU干预.波特率发生器 USC中的每个通道都包含两个波特率发生器.每个发生器由一个 16位时间常数寄存器和一个16位递减计数器.在操作中,计数器递减 - 带有每个波特率发生器时钟,时间常数自动重新加载当计数达到零时.波特率发生器的输出在触发时切换计数器达到时间常数的一半,并再次计数达到零.可以随时写入新的时间常数,但新值不会生效,直到柜台的下一次加载.两个波特率发生器的输出均为发送到时钟多路复用器以用于内部或外部.波特率发生器OUT-放频率与波特率发生器输入时钟频率有关方程:输出频率=输入频率/(时间常数+ 1)这允许输入频率范围为1至1/65536的输入频率,包括 - 西伯.数字锁相环 USC中的每个通道都包含一个数字锁相环(DPLL)来恢复时钟来自具有NRZI或BIPHASE编码的数据流的信息. DPLL由A.驱动时钟通常是接收数据速率的8,16或32倍. DPLL使用这个时钟,沿着数据流构建数据的时钟.这个时钟可能会被路由到接收器,发射器或两者,或连接到外部使用的引脚.在所有模式下,DPLL对输入时钟进行计数以创建标称位时间.随着时钟计数,DPLL观看传入数据流的转换.每当检测到转换时, DPLL进行计数调整(在下一个计数周期中),以产生输出跟踪传入位单元的时钟. DPLL提供适当的分阶段传输并接收时钟多路复用器的时钟.计数器每个通道包含两个5位计数器,它们被编程为分
Z16C3010VEG关联型号
机译版中文资料(1/10) 英文原版数据手册(1/10)

*Z16C3010VEG中文资料的内容均为机器翻译结果,仅供参考

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