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集成电路/Z8018008VSG
商品型号:Z8018008VSG

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品牌:ZiLOG
封装:-
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  • 商品名称:Z8018008VSG
  • 商品品牌:ZiLOG
  • 商品类别:集成电路
  • 二级分类:集成电路
  • 商品型号:

    Z8018008VSG

  • 封装规格:-
  • 商品编号:CYDOM185120128
  • 商品重量:0.000100kg
Z8018008VSG中文资料
Z8018008VSG中文资料第57页精选内容: Z80180微处理器单元 51 PS014004-1106建筑图42. ASCI扩展控制寄存器,通道0和1 DCD0 DIS(BIT 6,仅限ASCI0) - 如果 中断边沿寄存器的第 0 位 为 0 ,则选择该位 DCD0 功能用于 DCD0 / CKA1 引脚,该位为 0时 , DCD0 引脚自动使能 ASCI0 接收器. 当引脚无效/高电平时,接收器保持 复位 状态. 如果位 0 的 IER 为 0 且该位为 1 , DCD -PIN 的状态 对接收器操作没有影响. 在该位的任一状态下,软件都可以读取 STAT0 寄存器中 DCD0 引脚 的状态 , 接收器在 DCD0 的上升沿发生 中断 . CTS0 DIS(位5,仅限ASCI0) - 如果 系统配置寄存器的第 5 位 为 0 到 选择 CTS0 / RXS 引脚 的 CTS0 功能 ,该位为 0 ,则 CTS0 引脚自动 关闭, 使能 ASCIO 发送器,因为当引脚被取反(高电平)时, TDRE 位置于 STAT0 寄存器被强制为 0 . 如果 系统配置寄存器的第 5 位 为 0 并且该位为 1 , CTS0 引脚 的状态 对发送器没有影响. 无论状态如何 这个位,软件可以读 CNTLB0 寄存器 的 CTS0 引脚的 状态 . X1(位4) - 如果该位为 1 , 则接收 来自波特率发生器或 CKA 引脚 的时钟作为1X位时钟(有时称为等时模式).在这种模式下,接收数据 RXA 引脚必须与 CKA 引脚 上的时钟同步 ,无论 CKA 是否为 输入或输出. 如果该位为 0 ,则波特率发生器或 CKA 引脚 的时钟 为 除以 CNTLB 寄存器中 DR 位 的16或64 以获得实际比特率. 在这 模式下, RXA 引脚 上的数据接收 不需要与时钟同步. BRG模式(位3) - 如果 CNTLB 寄存器中 的 SS2-0 位 不是 111 ,且该位为 0 , ASCI波特率发生器将 PHI 除以10或30,具体取决于 CNTLB中 的 DR 位 , 然后通过由 SS2-0 位 选择的两个 幂 来获得提供给的时钟 发送器和接收器,可以通过 CKA 引脚 输出 . 如果 SS2-0 不是 111 ,并且 该位为 1 ,波特率发生器将 PHI 除以2(编程的16位值)进入时间常数寄存器,加上2)
Z8018008VSG关联型号
机译版中文资料(1/10) 英文原版数据手册(1/10)

*Z8018008VSG中文资料的内容均为机器翻译结果,仅供参考

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