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集成电路/Z8523L08VEG
商品型号:Z8523L08VEG

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品牌:ZiLOG
封装:-
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  • 商品名称:Z8523L08VEG
  • 商品品牌:ZiLOG
  • 商品类别:集成电路
  • 二级分类:集成电路
  • 商品型号:

    Z8523L08VEG

  • 封装规格:-
  • 商品编号:CYDOM185120066
  • 商品重量:0.000100kg
Z8523L08VEG中文资料
Z8523L08VEG中文资料第24页精选内容: PS005308-0609功能说明 Z80230 / Z85230 / L产品规格 19 SDLC状态FIFO ESCC接收高速背靠背SDLC帧的能力最大化为A由19位宽状态FIFO缓冲区深度10位.当使能(通过WR15位2是1)时,存储区域使DMA能够继续将数据传输到内存中,从而使CPU稍后检查该消息.对于每个SDLC帧,有14个计数器位和5个状态/错误位被存储.字节计数和状态位通过读寄存器,RR6和 RR7. RR6和RR7仅在启用SDLC FIFO缓冲区时使用. 10×19状态FIFO缓冲区与8字节接收数据FIFO缓冲区分开.波特率发生器 ESCC中的每个通道都包含一个可编程的BRG.每个发生器由两个组成 8位寄存器构成一个16位时间常数,一个16位递减计数器和一个触发器输出,产生方波.在启动时,输出端的触发器被设置为高电平时间常数寄存器中的值被加载到计数器中,并开始倒计时.当BRG达到零时,输出切换,计数器重新加载时间控制不变,过程重复.时间常数可以随时更改,但新的直到计数器再次加载,值才会生效. BRG的输出可以用作发送时钟,接收时钟或两者.该输出也可以驱动DPLL.有关更多信息,请参阅数字锁相环.如果接收时钟或发送时钟未编程为来自TRXC引脚, BRG的输出可能会被TRXC引脚回显.以下公式将时间常数与波特率相关联. PCLK或RTXC是时钟输入到BRG.时钟模式为1,16,32或64,如WR 4位6和6所选 7.数字锁相环 ESCC包含一个DPLL,用于从具有NRZI或者数据流的数据流中恢复时钟信息 FM编码. DPLL由标称32(NRZI)或16(FM)的时钟驱动,乘以数据速率. DPLL使用这个时钟和数据流来构造一个数据的时钟.这个时钟然后被用作ESCC接收时钟,发送时钟,或两者.当DPLL被选作传输时钟源时,它提供了无抖动时钟输出.时钟输出是DPLL输入频率除以适当的值所选编码技术的除数.对于NRZ
Z8523L08VEG关联型号
机译版中文资料(1/10) 英文原版数据手册(1/10)

*Z8523L08VEG中文资料的内容均为机器翻译结果,仅供参考

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