顶部

集成电路/Z8018010VSG
商品型号:Z8018010VSG

参考起售量(pcs)参考价格
品牌:ZiLOG
封装:-
货期:30天
已售出: 88236个
库存数量:0 个(可订货)

  • 商品名称:Z8018010VSG
  • 商品品牌:ZiLOG
  • 商品类别:集成电路
  • 二级分类:集成电路
  • 商品型号:

    Z8018010VSG

  • 封装规格:-
  • 商品编号:CYDOM185120065
  • 商品重量:0.000100kg
Z8018010VSG中文资料
Z8018010VSG中文资料第16页精选内容: Z80180微处理器单元 10 PS014004-1106概观 操作恢复之前的中断. 它也用于 M1 和 ST 信号解码 CPU机器周期的状态. INT0 - 可屏蔽中断请求0(输入,低电平有效).这个信号是由EXTER-最终I / O设备. CPU在当前指令周期结束时对这些请求进行处理 只要 NMI 和 BUSREQ信号无效. CPU通过中断来确认该中断请求 确认周期. 在此周期中, M1 和 IORQ 信号都会激活. INT1 , INT2 - 可 屏蔽中断请求1和2(输入,低电平有效). 这个信号是通用的,由外部I / O设备提供. CPU在当前结束时对这些请求进行处理 指令周期,只要 NMI , BUSREQ 和 INT0 信号无效. CPU用中断确认周期来确认这些请求.与承认 - 在此周期内, M1 或 IORQ 信号 都不会 激活. IORQ - I / O请求(输出,低电平有效,3态). IORQ 表示地址总线连接 为I / O READ 或I / O WRITE 操作 保留有效的I / O地址 . IORQ 也生成, 与 M1一起 ,在确认 INT0 输入信号 期间, 可将断裂响应向量放置到数据总线上. 这个信号类似于 IOE SIG-最后的Z64180. M1 - 机器周期1(输出,低电平有效). M1 和 MREQ 一起 表明, 租用周期是指令执行的操作码获取周期. 与 IORQ , M1 一起 表示当前周期是用于中断确认的. 它也用于 HALT 和 ST 信号来解码CPU机器周期的状态. 该信号类似于 LIR Z64180的信号. MREQ - 内存请求(输出,低电平有效,3态). MREQ 表示该地址 总线为存储器 读 或存储器 写 操作 保存有效地址 . 这个信号是 类似于 Z64180 的 ME 信号. NMI - 不可屏蔽中断(输入,负沿触发). NMI 要求更高的优先级, 而不是 INT ,并且总是在指令结束时被识别,而不管状态如何中断使能触发器.该信号强制CPU执行继续执行 0066H . RD -OPCODE重新初始化(输出,低电平有效,3态). RD 表示CPU想要从内存或I / O设备读取数据.被寻址的I / O或
Z8018010VSG关联型号
机译版中文资料(1/10) 英文原版数据手册(1/10)

*Z8018010VSG中文资料的内容均为机器翻译结果,仅供参考

共10页,到第