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  2022年8月25日，百度在量子开发者大会上发布了集应用、软件、硬件三位一体的超导量子计算机“乾始”。其实早在1999年就已经出现了第一个超导量子芯片，当时的超导量子芯片寿命只有一个纳秒，只可以用于做物理实验，实际作用并不大。随着之后20年的发展，超导量子比特的相干时间从一个纳秒变成一个毫秒，同时芯片上集成的量子比特个数也在逐年递增。最近几年量子比特数目已经接近乃至超过100多个。

  2019年谷歌发布的“悬铃木”量子芯片包含53个比特，并且首次展示量子霸权;之后中科大在“祖冲之”号66比特超导量子芯片上再次实现了量子优越性;浙江大学的“天目一号”量子芯片有36个量子比特，验证了拓扑时间晶体。这几款量子芯片有一个共同点，是一种含耦合器的架构。除此之外，在单个量子比特的相干时间提升方面也有很好的进展，比如北京量子院的相关工作，单个量子比特的寿命已经超过500微秒，在国际上处于领先水平。值得补充的是，就在准备此报告期间，IBM 发布了443比特的超导量子芯片，它的芯片架构不同于之前提到的耦合器架构。

  除了以上列举，在国内外还有很多研究机构和院所都在研制超导量子芯片，且都有着不同程度的进展。那么目前超导量子芯片处于什么阶段呢?从比特的数量来讲，已接近100个比特，或者有的研究机构已经可以超越100个比特，所以我们在逐步迈进百比特的时间节点。我们将它定义为含噪量子计算时代，原因是当前的芯片是不完美的，比特的质量和芯片的操控还亟待提高。在芯片上会出现很多噪声，如何对付这些噪声，也具有很大的挑战性。

机遇和挑战

  放眼未来，从乐观的角度来看，将来有成千上万甚至百万比特的量子芯片会被研发出来。到时，我们有机会真正实现一个逻辑量子比特，以及展示出有实际应用价值的量子优势。在这个过程中会有很多技术需要去研发与变革，这其中充满了机遇，当然也面临着诸多挑战。

  ●从科研方面来讲，量子比特的退相干机制还有待深挖，如何让量子比特的相干时间变得更长?当一个芯片上量子比特数目越来越多时，会出现很多不想要的寄生模式以及不同的器件之间会发生串扰，如何解决这个问题也是比较困难的。除了研制新型的架构或者新型的比特，发展到一定程度后如何实现不同芯片之间的互联也变得非常关键?芯片上比特数目的扩展以及分布式的量子计算都是非常必要的一件事情。

  ●除了科研探索之外，在工程上也有很多事情要做。当芯片上的比特数目越来越多的时候，我们如何让设计变得更加的自动化变成一件非常紧急的事情。如果用传统手工或者半自动的方法，效率会变得非常的低下。芯片的 “设计-微纳加工-测控“ 闭环如果能有效的运转，对芯片研发非常重要。

  ●最后则是人才方面，如果没有人才，前面的科研和工程就无从谈起了，所以芯片领域需要有交叉学科的复合型人才。

超导量子芯片是如何做出来的呢?

  ■ 背景

  与经典芯片类似，超导量子芯片是超导量子计算中的物理载体，芯片上通常会集成多个超导量子比特，将量子信息编码在量子比特上，通过操控量子比特来实现特定的量子任务。以下是超导量子芯片的卡通图，图中“十字形”代表了量子比特，用来编码量子信息。“弯弯曲曲”的是读取腔，用来对量子比特进行间接的测量。控制线用来控制量子比特，读取线用来读取量子比特，最后在芯片的边缘会有引脚，用来连接微波电子学设备。比较有趣的是芯片基本元素与科学家 DiVincenzo 的量子计算机判据可以非常好的对应起来。比如，如果你要造一台量子计算机，需要相干时间比较长可以扩展的量子比特对，需要拥有一套通用的量子门操作，需要对量子比特有读取、测量的能力。

  ■ 量子比特

  对物理学家来说，量子比特是一个人工原子，可以想象它有很多能级，从中挑出二能级就可以用来做量子比特。此外超导量子比特也可以建模成一个等效电路，一个电容跟非线性的元件并联在一起就可以看做是一个量子比特。我们今天重点想谈的是从等效电路层面更下面一层的版图层面，有了芯片版图就可以利用微纳技术加工出实际的样品，也是就所谓的量子芯片或者量子处理器。

  超导量子比特的工作频率大概是在几个 GHz 量级，我们可以用微波去操控它。通常芯片上的相干时间也就是比特寿命，大概有几十微秒。我们在做芯片版图设计的时候，几何构型会有 Grounded 型和 Floating 型。当我们有一个量子比特的时候自然而然就会关心怎么样把它做到更多扩展，这就是所谓的比特拓扑结构，中科院物理所之前发布的43比特芯片就是一维链状，像中科大、浙江大学的芯片通常是二维棋盘状的。

  ■ 读取腔

  读取腔与比特类似，也会有不同层次的理解。读取腔是用来做测量的，测量量子比特的状态为0或者1。如果把读取腔跟量子比特连起来，在量子比特不同状态下会有不同的结果，比如连上量子比特后谱线会发生色散频移，可以以此区分量子比特的状态。在电路层面，读取腔可以理解为一个 LC 电路振荡器。在芯片版图层面，读取腔像蛇一样弯弯曲曲的结构，事实上是一个共面波导，会有特定的共振频率。

  通常在超导量子计算中，关于比特的读取是间接性的，比特会耦合一个读取腔。此外比特跟读取腔通常处于一个色散耦合，目的是在测量的时候避免破坏量子比特的状态。

  如果将量子比特和读取腔拼起来，就涉及到了耦合。耦合种类包含比特与比特耦合、比特与读取腔耦合、比特与控制线耦合、读取腔和读取线耦合等。还会有其它各种各样的耦合，比如寄生模式。我们会意识到，在芯片设计中器件间耦合强度的设计和实现是非常关键的一部分。

  ■ 超导量子芯片的特征参数

  通常，两个比特会直接耦合，但含耦合器的超导量子芯片架构中会在两个比特之间再插入一个比特，这个比特不会编码量子信息，只用来调节两个量子比特之间的等效耦合强度。通过调节它的频率可以实现两个量子比特之间耦合强度的调控，甚至可以做到关断这两个量子比特之间的耦合。

  当我们有一个量子芯片后，会关心它的特征参数或者性能指标。对芯片来说，首先会关注它的比特频率是多大，失谐性有多强。如果有多个比特，我们还会关注比特间的耦合强度。如果有耦合器结构，会关注比特跟耦合器的一个色散比例是不是满足要求，读取腔的频率以及比特跟读取腔的耦合强度等。当芯片上有多个器件，还会关注次近邻串扰是不是符合需求。总而言之，一块芯片同时满足这些指标是一件非常有挑战性的事情。

超导量子芯片设计的理论和技术

  我们的芯片设计大概分为芯片设计、仿真验证、版图绘制三个环节。

  芯片设计，首先会将芯片进行模块化的设计，比如，如何去设计这个量子比特以及量子比特之间的耦合。之后把各个模块拼起来，对芯片进行严谨的仿真验证，对特征参数以及性能指标进行一项一项的检查。检查通过以后对版图进行绘制，最终会产生一个完整的芯片 GDS 版图，还有一份完整的性能分析报告，最后把版图交付到微纳加工间进行生产。目前百度在芯片设计领域已有40余项高水平专利。

  ■ 芯片设计

  百度研发了针对量子比特模块的基于等效电路启发式设计。传统的设计流程是首先初始化一个版图，对其进行等效电路的建模可以得到哈密顿量，再通过哈密顿量得到特征参数。如果特征参数不符合要求，将重新修改版图，然后再循环设计。这种设计最大的问题是把版图当做一个黑盒子，比较盲目，而且设计迭代效率比较低。

  这里我们给出了一套优化方案。要研究一个特定耦合架构的比特模块，当建模好后把哈密顿量写出来，然后根据想要的特征参数来反馈给哈密顿量参数，之后再对芯片进行等效电路建模，推导出所需要的电学参数需要满足什么样的条件。有了这些电学参数再去设计版图就会变得轻松很多。

  当要设计一个含耦合器的量子比特单元时，首先我们会关注微纳加工或者实际测控中对比特还有耦合器的频率限制是怎么样的，有没有最大或最小的频率限制，比特和耦合器的色散比例有什么限制。根据这些限制条件，通过推导得到要设计的电容参数所满足的最优解方程组以及最优的频率参数组合。再通过额外的约束，会得到一个最优的电容参数组合。一个初始版图通常它是不符合需求的，经过快速迭代的方式最后得到一个版图，它是满足最优的参数。另外一个最优的频率参数组合，基于所有的电容参数组合可以确定分解对应的等效电感，把芯片版图中约瑟夫森结的结面积给确定下来。这样一个流程会让量子比特模块的设计变得高效。

  除此之外，我们对于读取模块的设计也有一些创新。把读取模块的设计分成很多节点，每一步都非常清楚。读取模块通常会有一个读取腔，但是也会给它配套设计一个滤波器来增强它的读取效率以及平衡量子比特的品质因子。通过这个设计可以让读取模块的设计非常流程化，让整个过程变得自动化。目前，我们可以实现输入读取腔的频率一键生成所需要的版图，不需要人工干预，设计的效率非常高。

  ■ 仿真验证

  当我们完成设计完后，很重要的一个工作就是做耦合的验证。验证的方法有很多种，针对不同器件之间的耦合强度，我们研发了一种定量的刻画方法，叫做 Normal mode 方法。芯片版图上面有很多器件，不同的原点代表不同的器件。我们需要解决的问题就是确定其中任意两个器件之间的等效耦合强度有多强。Normal mode 方法核心思想是假如两个器件之间没有耦合，我们将这两个器件对应的频率称作 Bare mode，但是通过耦合强度修正后，两个器件的模式会杂化在一起形成新的频率 Normal mode，其中 Bare mode 和 Normal mode 会通过耦合强度联系起来。换句话说，如果我们同时知道了 Bare mode 和 Normal mode 就可以反推计算得到器件间的耦合强度。

  但是 Bare mode 的求解并不是显而易见的，我们的方法中最重要的一个技巧就是把 Bare mode 求出来。当你需要确定一个器件 Bare mode 的时候，通过调控它周边的器件，把它周边的器件都调节成一个频率比较大失谐的 mode，然后再去仿真 Normal mode 可以近似的认为它是 Bare mode。右侧是一个简单的实验来验证这个方法的准确性，它包含有两个比特的近邻耦合，通过改变比特上的等效电感值，进而来计算两个比特之间的耦合强度。可以发现，在不同的电感值下，Normal mode 方法与等效电路方案吻合的非常好。此外该方法也适用于版图上有多个器件。

  当然这个方法也有缺点，需要周边的器件频率在仿真中可以调节。当它的周边器件不可以调节的时候，比如量子比特周围的读取腔频率是不可以调的，我们也研发了一种叫做扫频的方法来确定量子比特跟读取腔之间的耦合强度。这个方法事实上是借鉴了我们在实验上测量耦合强度的一个方法。我们会不断的改变量子比特的等效电感值，也就是改变这个量子比特的频率，再去仿真两个器件的 Normal mode 频率。通过分析得到了扫频曲线最窄的地方就是量子比特跟读取腔共振的地方，最窄宽度是2倍的共振耦合强度。最后需要再做一个后处理就可以得到在量子比特频率下量子比特跟读取腔的耦合强度。实验验证方面，通过三次不同的实验可以得到量子比特和读取强度耦合强度，它跟等效电路的预测也是非常接近的。这里值得一提的是，我们没有对量子比特读取进行建模处理，只是把它当做一个黑盒子进行仿真验证。

  ■ 版图绘制

  我们对版图进行仿真验证之后，最后一步就是进行版图绘制。我们研发了两套方法，一套就是关于电磁仿真的交互脚本，我们在芯片设计的时候会对接一个电磁仿真软件用来仿真验证。通常来说版图的绘制是非常复杂的，尤其是去绘制读取腔和一些不规则形状的量子比特，手绘的效率是非常低下的，而且容易出错。有了电磁仿真交互脚本以后，在芯片研发这一个环节效率会非常高，直接画出三维图形对接仿真软件，让它自动化运行进行仿真验证。

  另外还有一个 Gdspy python 包，它通常是用来绘制二维图形，虽不能直接用于仿真，但是对最终的 gds 版绘制速度非常快，功能也比较丰富。基于 Gdspy python 绘制完的版图可以直接交付到微纳加工间。

百度量子芯片进展

  我们已经完成了一款81比特含耦合器 3D Flip Chip 量子芯片的设计。这个芯片有两层，上层叫核心器件层，81个量子比特中每个量子比特间会有一个耦合器用来连接量子比特。下层是布线层，用来读取和控制量子比特。在芯片设计之前我们会列一个核心的指标，通过设计来满足这些指标，最后一项一项进行检查。通过多种方法交叉验证，它的特征参数和性能指标都达到了设计的预期。该芯片的特色是量子比特的距离做到了2022微米。

  版图分为核心器件层和布线层。核心器件层，量子比特跟量子比特之间有一个长条是耦合器，用来调节量子比特之间的等效强度，每个量子比特会分配一个独立的读取腔用来读取。布线层利用双排引脚的设计来提高集成度。此外，所有的控制线和读取线都没有跨过量子比特的上空，这是是为了最大程度的保护量子比特，所有的线都只能跨过耦合器。

  刚才也谈到芯片上有81个量子比特，144个耦合器读取腔，每个比特配一个读取腔和一个滤波器，另外包含有14个测试约瑟夫森结，3996个铟柱。在测控方面，每一个量子比特会有一根 XY 和 Z 线，它是二合一的，每一个耦合器会有一根 Z 线，九个读取腔共用一路读取线，所以会有九进九出的读取线。有243个引脚，铟柱跟核心器件层保持一一对应的关系。布线中最小的线间距是60微米。

  芯片版图的特征参数和性能指标主要是从两方面进行了仿真验证。一方面是 Qubit-Coupler-Qubit 耦合器架构。为了验证这个架构，我们用了三种独立的方法分别进行验证，最后这三个方法都给出了同样的结果。

  ●等效电路方法。先对版图进行等效电路的建模，去仿真这个版图得到相关的电学参数，包含器件间的自电容以及器件与器件之间的互电容。然后再对它进行等效电路建模进行分析，最后得到性能指标。我们最关心的是 Qubit 跟 Qubit 之间的等效耦合强度随着耦合器频率的变化，发现它随着频率变化在特定的一个点会产生一个零点，所谓零点就是代表比特之间的耦合可以关断，但是在打开点也能得到一个比较强的耦合。

  ●Normal mode 方法，之前也都有介绍到。

  ●我们自研的 iEPR 方法，它是基于仿真得到的电磁场分布来确定耦合强度。这几种方法给出了同样的预测结果，可以在一个特定的点找到它的某个关闭或者是打开点。Qubit 跟 Qubit 存在关断点，它的打开点可以达到12～15 MHz 的耦合强度。Qubit 的非谐性是240MHz。色散比例方面关断点是1/19，打开点小于1/8，也符合我们的预期。

  读取模块。读取模块这主要是设计读取腔和滤波器，重点关注读取腔和比特、读取腔和滤波器、滤波器与读取线之间的耦合。采用了9路复用读取线，9组读取腔的频率间隔为80MHz，带宽是640MHz，读取腔跟比特的耦合强度在50到 60MHz 左右。其中我们使用了三种不同的方法来进行验证，分别是等效电路方法、iEPR 方法以及扫频方法，设计的频率与耦合强度均符合预期。

  ■ 版图优势和特色

  大家如果关注业界含耦合器的超导量子芯片的话，会发现一个非常有趣的现象，大部分的结构都是6×n(6代表行数，n 代表列数)的芯片。比如我们会看到6×6、6×9、6×10、6×11、6×12的芯片。为什么都是 6×n 呢?这是因为如果利用 Flip Chip 的结构去设计芯片的话，在布线的时候会有一个很强的限制，测控线只能过耦合器不能跨过量子比特。但是通常的耦合器很难做到很长距离，所以一般只能做到6×n。但我们的芯片由于比特间距的长程设计，量子比特之间的间距做到了2022微米，这是非常长的一个结构，我们就有机会做一个 9×n 的量子芯片，就有机会实现更大的 Distance。Distance 是量子纠错码的一个核心指标，目前业内最好的方案是 d=5 的实现。如果我们能够将芯片制备出来的话，性能指标也符合预期，那么我们就有可能实现这种更高效率的纠错码。

  量子比特间距设计很远还有一个好处，量子比特之间的关联错误抑制会降低，在量子纠错中，量子比特的关联错误通常是非常致命的因素。此外我们拥有非常大的布线空间，每一个量子比特都可以配一个独立的滤波器，从而提升量子比特的相干时间和读取的保真度。我们在做比特长程设计的同时，也实现了比特间较高的耦合强度，因此有利于实现快速高保真度的两比特量子门。

总结：

  超导量子芯片研发流程大概如下：在设计之前我们需要有一个目标算法，根据这些目标算法设计量子芯片的拓扑结构，根据微纳加工和测控限制来确定它的特征参数，根据这些参数就可以进行芯片设计。芯片设计完成版图绘制后交付到微纳加工进行加工，加工完以后把芯片封装好送到制冷机进行测试，测试完以后通常会告诉我们芯片是否是 OK 的，可能需要再去迭代设计进行微纳加工和测试循环，直到达到标准。我个人认为，芯片设计中微纳加工芯片标定闭环的效率是非常重要的，如果我们能够把每一个环节都做到极致，把闭环高效地转起来，量子芯片的研发效率就会得到更大的提升。

  量子芯片自动化也是非常重要的一点，当我们比特很少的时候，可以用手动或者半自动的方法。一旦比特变得很多，变成几千几万几十万的时候，就需要用到量子芯片的自动化设计工具。可以类比经典的芯片，在上个世纪60年代的时候，经典芯片也是手绘图纸，随后在计算机引入以后有了 CAD，之后又发展到 CAE、EDA。量子芯片也应该有这样一个发展的历程，百度量子做该方向之初就有这方面的考虑。比如，在芯片设计方面，对于比特模块的设计、读取模块的设计尽可能提高自动化，能计算机做的就让计算机做。在仿真验证方面，我们也研发了一套自动化的程序。在绘制层方面，自动化的布线、自动化的添加铟柱都有现成的程序。除此之外，多层设计和不同量子芯片互联将是未来非常重要的发展方向。