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说明

ZL30102是一款高性能DPLL（数字锁相环），专为需要Stratum 4/4E时序规范的冗余系统时钟的同步和时序控制而设计。ZL30102生成ST-BUS和其他TDM时钟和成帧信号，这些信号被锁相到三个网络参考之一。它通过监测其参考频率的准确性和稳定性，以及即使在存在高网络抖动的情况下，也保持冗余主系统时钟和辅助系统时钟之间的紧密相位对准，有助于确保系统可靠性。
ZL30102旨在成为符合Telcordia、ETSI、ITU-T和ANSI网络规范的网络设备的中央定时和同步资源。

特性

• 接受三个输入参考，并与8 kHz、1.544、2.048、8.192或16.384 MHz输入的任何组合同步
• 同步到时钟和同步对，以保持冗余主时钟和辅助时钟之间的最小相位偏移
• 提供一系列时钟输出：1.544、2.048、3.088、6.312和16.384 MHz以及4.096和8.192 MHz或32.768和65.536 MHz
• 提供5种8 kHz成帧脉冲
• 所有输出时钟上的抖动小于0.6 nspp
• 1x10-7的保持频率精度
• 衰减1.8 Hz的漂移
• 提供锁定、保持和可选的超出范围指示
• 简单的硬件控制接口
• 手动和自动无点击参考切换
• 支撑Telcordia GR-1244-CORE地层4和4E
• 支持2048 kbs和1544 kbs接口的ITU-T G.823和G.824
• 支持ISDN主速率接口的ANSI T1.403和ETSI ETS 300 011

参数