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说明

SY100S834/L是专为低偏斜时钟生成应用而设计的低偏斜（1、2、4）或（2、4、8）时钟生成芯片。内部除法器彼此同步，因此，公共输出边缘都精确对齐。器件可以由差分或单端ECL驱动，或者如果使用正电源，则可以由PECL输入信号驱动。此外，通过使用VBB输出，可以将正弦电源AC耦合到设备中。如果要使用单端输入，VBB输出应连接到CLK输入，并通过0.01µF电容器旁路接地。VBB输出被设计为在单端输入条件下用作SY100S834/L输入的切换参考。因此，该引脚只能产生/吸收高达0.5mA的电流。

功能选择（FSEL）输入用于确定时钟生成芯片的功能。当FSEL输入为LOW时，SY100S834/L用作除以2、除以4和除以8的时钟生成芯片。然而，如果FSEL输入为HIGH，则它起到除以1、除以2和除以4时钟生成芯片的作用。后一个特性将使时钟频率增加两倍。公共使能（EN）是同步的，因此只有当内部时钟已经处于LOW状态时，内部分频器才会被启用/禁用。这避免了当设备被启用/禁用时在内部时钟上产生运行时时钟脉冲的任何机会，就像异步控制可能发生的那样。内部运行时脉冲可能导致内部除法器级之间失去同步。

内部使能触发器在输入时钟的下降沿上计时，因此，所有相关的规格限制都参考时钟输入的负沿。在启动时，内部触发器将达到随机状态；主复位（MR）输入允许内部除法器的同步以及系统中的多个SY100S834/L。

特性

• 3.3V和5V电源选项
• 50ps输出到输出偏斜
• 同步启用/禁用
• 主重置以进行同步
• 内部75K输入下拉电阻器
• 提供16引脚SOIC封装

参数