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说明

SY89871U是2.5V/.3VLVPECL输出精密时钟分频器，能够接受高速差分时钟输入（AC或DC耦合）CML、LVPECL、HSTL或LVDS时钟输入信号，并使用可编程分频器分频创建输入时钟的频率锁定低速版本（BankB可用的分频比为2、4、8和16。在典型的622MHz时钟中该系统将提供311MHz、155MHz、77MHz或38MHz的可用性辅助时钟组件。

差分输入缓冲器具有独特的内部终端设计其允许通过VT引脚访问终端网络。这该功能允许设备轻松地连接到不同的逻辑标准。A.VREF-AC参考包括在交流耦合应用中。SY89871U包括两个相位匹配的输出组。组A（QA）为频率匹配输入的副本。组B（QB0，QB1）是输入的分频输出频率组A和组B保持与除法器无关的匹配延迟背景

特性

• 银行A：不可分割通过（QA）
• B组：可编程除以2、4、8、16（QB0、QB1）
• 匹配延迟：所有输出都具有匹配延迟，与除法器设置无关
• >2.5GHz fMAX
• <250ps tr/tf
• <670ps tpd（匹配延迟）
• 设备偏斜内<15ps
• 231fsRMS相位抖动（典型值）
• 电源3.3V或2.5V
• 独特的正在申请专利的输入端接和用于直流和交流耦合输入的VT引脚：任何差分输入（LVPECL、LVDS、CML、HSTL）
• 用于选择和重置的TTL/CMOS输入
• 100K EP兼容LVPECL输出
• 并行编程能力
• 工作温度范围广：-40°C至+85°C
• 提供16引脚（3mm x 3mm）QFN封装

参数