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在射频收发器的选型中，功能的“有”通常被视为优势，“无”则容易被看作短板。ADRV9026BBCZ 提供了一个相反的案例：它有意不集成数字预失真（DPD）和削峰（CFR）引擎，把四通道射频前端、频率合成、数据接口和数字滤波做到高度集成，却将功放线性化的计算责任留给系统架构中的其他角色。这一“减法”并非能力不足，而是一种明确的分工声明——ADRV9026 是为那些DPD已经在基带处理器、FPGA或专用加速器中得到妥善安排的平台而设计的射频引擎。

四发四收加双观测通道的射频拓扑

ADRV9026 的核心资源是四个独立控制的差分发射器和四个独立控制的差分接收器，以及两个宽带宽、时分复用的观测路径接收器，每个观测接收器带两路输入。观测路径的存在意味着即使不集成DPD，芯片仍然具备监测发射通道输出信号的能力——区别在于，观测数据被送出芯片，由外部处理器运行DPD算法，而不是在片内闭环完成。

发射器采用直接变频架构，接收器同样为直接变频，覆盖650 MHz至6000 MHz的中心频率范围，支持TDD和FDD两种双工模式。带宽指标定义了信号链的处理边界：接收器最大带宽200 MHz，发射器大信号带宽200 MHz，发射器合成带宽450 MHz，观测接收器带宽450 MHz。450 MHz的合成与观测带宽为多载波聚合和外部DPD的过采样观测留出了余量，但实际可用带宽取决于外部处理器能否以相应的速率接收和处理观测数据。

与同系列中频率下限延伸至75 MHz的型号不同，ADRV9026的650 MHz起点是对目标频段的精确裁剪。3.5 GHz和2.6 GHz的5G NR频段、传统的1.8 GHz和2.1 GHz LTE频段都落在这个范围内，而sub-1 GHz的窄带物联网或低频段雷达则不在其覆盖之列。这种裁剪不是缺陷，而是选型时首先需要核对的系统频率规划。

数据接口与多芯片同步

ADRV9026 的串行数据接口由串行器和解串器通道组成，支持JESD204B/C标准，最高数据速率为24.33 Gbps，兼容固定和浮点两种数据格式。浮点格式的设计意图在于：内部自动增益控制对解调器不可见，基带接收到的数据已经补偿了接收增益的变化，简化了基带侧的幅度处理逻辑。

多芯片相位同步是ADRV9026 面向阵列应用的关键机制。多个芯片之间所有本振和基带时钟的相位可以被同步，这是大规模MIMO波束赋形和分布式天线系统的基本前提。所有VCO和环路滤波器元件均已集成，相位同步通过数字控制接口完成，不需要外部射频相位校准硬件。在一个由多颗ADRV9026 构成的阵列中，相位一致性不依赖于外部PLL芯片或复杂的射频分配网络，而是由芯片内部的时钟架构和数字控制共同保证。

参数综合自产品数据手册与分销商规格页。

选型逻辑：DPD留在片外是否合理

ADRV9026 的选型判断围绕一个核心问题展开：系统的DPD计算应该发生在哪里。

如果基带处理器（通常是FPGA或SoC中的矢量处理器）已经具备运行DPD自适应算法的能力，并且SERDES带宽足以在传输预畸变基带信号的同时接收观测数据，那么ADRV9026 是一个合理的选择。它提供了完整的四通道射频前端和多芯片同步能力，把宝贵的片内资源和功耗预算集中在射频信号链本身，而不是重复建设基带侧已经具备的计算能力。

如果系统希望减少基带处理负载、缩短DPD回路的物理延迟，或者基带SERDES通道数紧张，那么集成DPD的型号（如ADRV9025或ADRV9029）更符合架构需求。ADRV9026 与这些型号共享相同的四通道拓扑和大部分射频参数，差别集中在片内数字预失真引擎的有无上，选择哪一种取决于系统分工，而非芯片性能的高低。

650 MHz的频率下限也构成一条清晰的选型边界。工作频率规划完全位于650 MHz以上的系统——包括3.5 GHz大规模MIMO、2.6 GHz band n41、以及传统的1.8/2.1 GHz宏站——可以从ADRV9026 的频段裁剪中受益，而不必为更低频率的支持能力支付不必要的成本。相反，如果系统需要覆盖sub-1 GHz频段，ADRV9026 就不在候选之列，需要转向频率范围更宽的型号。

系统位置与应用场景

ADRV9026 在有源天线系统和大规模MIMO基站中承担射频前端引擎的角色。在一个典型的64通道或32通道阵列中，多颗ADRV9026 提供所需的发射和接收通道数，多芯片相位同步保证波束指向的精度，而DPD则由阵列的基带处理单元集中完成。这种“射频前端集中、线性化集中”的架构在基带计算资源充裕的系统中可以简化每颗射频芯片的外围设计。

在5G O-RU（开放无线单元）参考设计中，ADRV9026 与FPGA的搭配是一种经过验证的组合。O-RU的架构通常将DPD放在FPGA的可编程逻辑中，射频单元负责频率转换、数据转换和JESD链路，ADRV9026 的四通道密度和24.33 Gbps接口速率与这一分工相匹配。商用FMC子卡已经将ADRV9026 与75 MHz至6 GHz的频段覆盖、200 MHz收发带宽和450 MHz发射/观测带宽作为核心卖点，面向5G、MIMO和雷达应用。

在测试与测量设备中，ADRV9026 的多通道同步能力和宽瞬时带宽使其适合作为多端口信号生成与分析的核心。观测接收器可以用于监测发射通道的实际输出，而DPD算法在仪器的嵌入式处理器中运行，芯片提供的是经过校准的四通道射频接口。

开发路径：API抽象层与no-OS驱动

ADRV9026 的软件开发不以寄存器级操作为起点。ADI提供的API采用ANSI C标准编写，通过硬件抽象层隔离SPI读写和GPIO控制，应用层通过公共API函数配置通道、增益、滤波器和JESD链路。这一抽象层的意义在于，同一套应用代码可以在不同的处理器和操作系统上运行，只要移植硬件抽象层即可。

no-OS驱动提供了裸机或轻量级RTOS环境下的示例工程，包括初始化、JESD链路建立和基本的收发数据通路配置。对于Linux环境，ADI提供相应的内核驱动和IIO接口，可以通过工业输入输出子系统访问收发器的数据流。ADRV9026 与ADRV9025、ADRV9029 共享系统开发用户指南（UG-1727），这意味着初始化序列、校准流程和API结构与同系列中集成DPD的型号高度一致，降低了从一种分工模式迁移到另一种分工模式的软件代价。

评估硬件方面，EVAL-ADRV9026 无线电卡提供了完整的射频前端评估平台，配合FPGA载板可以验证JESD链路、多芯片同步和基本收发功能。开发初期的关键任务不是从零编写射频控制代码，而是验证硬件抽象层与目标处理器的适配、确认SERDES眼图质量，以及在外部DPD算法的配合下观察发射通道的实际线性度表现。