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ADI亚德诺 ADF4382 产品介绍
2026-03-09
0次
特性
- 输出频率范围：687.5 MHz 至 22 GHz
- 20 GHz 时的积分 RMS 时基误差 = 20 fs（积分带宽：100 Hz 至 100 MHz）
- 20 GHz 时的积分 RMS 时基误差 = 31 fs（ADC SNR 方法）
- VCO 快速校准时间 < 1 μs
- VCO 自动校准时间 < 100μs
- 相位本底噪声：20 GHz 时为 −156 dBc/Hz
- PLL 规格：
- -239 dBc/Hz：归一化带内相位本底噪声
- -287 dBc/Hz：归一化带内 1/f 噪声
- 625 MHz 最大相位/频率检测器输入频率
- 4.5 GHz 参考输入频率
- 典型杂散 fPFD：−90 dBc
- 基准输出延迟规格
- 传播延迟温度系数：0.06 皮秒/℃
- 调整步长：<1 ps
- 多芯片输出相位对齐
- 3.3V 和 5V 电源
- ADIsimPLL™环路滤波器设计工具支持
- 7 mm × 7 mm, 48 端子 LGA
- 工作温度为 −40°C 至 +105°C
产品详情和应用
ADF4382 是一款高性能、超低抖动、小数 N 分频锁相环 (PLL)，带有集成电压控制振荡器 (VCO)，非常适合 5G 应用或数据转换器时钟应用的本地振荡器 (LO) 生成。高性能 PLL 具有 −239 dBc/Hz 的品质因数、低 1/f 噪声和整数模式下 625 MHz 的高 PFD 频率，可实现超低带内噪声和综合抖动。ADF4382 可产生 11 GHz 至 22 GHz 基本倍频范围内的频率，从而无需使用次谐波滤波器。ADF4382 上的输出分频器可产生从 687.5 MHz 至 22 GHz 的完整输出频率范围。
对于多数据转换器时钟应用，ADF4382 通过在 PLL 反馈环路中包含输出分频器，自动将其输出与输入参考边沿对齐。对于需要确定性延迟或延迟调整功能的应用，提供分辨率 <1 ps 的可编程输出延迟参考。保证在多个套件和温度范围内参考输出延迟，从而实现可预测和精确的多芯片对齐。
ADF4382 框图十分简单，通过简化的串行外设接口 (SPI) 寄存器映射、外部 SYNC 输入以及整数和小数模式下可重复的多芯片对齐，可以缩短开发时间。
应用
