购物车中还没有商品，赶紧选购吧！
推荐用于新设计
ADI亚德诺 AD9571 产品介绍
2026-03-09
0次
特性
- 完全集成VCO/PLL内核
156.25 MHz时，抖动值：0.17 ps均方根值（1.875 MHz至20 MHz）
125 MHz时，抖动值：0.41 ps均方根值（12 kHz至20 MHz）
输入晶振或时钟频率：25 MHz - 针对156.25 MHz、33.33 MHz、100 MHz和125 MHz预设分频比
- 可选LVPECL或LVDS输出格式
- 集成环路滤波器
- 6路基准时钟输出
- 速率通过绑定引脚配置
- 节省空间的6 mm × 6 mm、40引脚LFCSP封装
- 功耗：0.48 W（LVDS工作模式）
- 欲了解更多特性，请参考数据手册
产品详情和应用
AD9571具有多路输出时钟发生器功能，内置专用PLL内核，针对以太网线路卡应用进行了优化。整数N PLL设计基于ADI公司成熟的高性能、低抖动频率合成器产品系列，确保实现较高的网络性能。这款器件也适合相位噪声和抖动要求严格的其它应用。
PLL部分由低噪声鉴频鉴相器（PFD）、精密电荷泵（CP）、低相位噪声电压控制振荡器（VCO）和预编程反馈分频器与输出分频器组成。通过将外部晶振或基准时钟连接至REFCLK引脚，可将最高达156.25 MHz的频率锁定至输入基准。
每个输出分频器和反馈分频器分频比都针对要求的输出速率进行预编程。无需外部环路滤波器元件，从而节约了宝贵的设计时间和电路板空间。
AD9571提供40引脚6 mm × 6 mm引脚架构芯片级封装，采用3.3 V单电源供电。工作温度范围为−40°C至+85°C。
