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  静态随机访问存储器(SRAM)

  静态随机访问存储器(Static Random-Access Memory)是随机访问存储器的一种。

  所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。相对之下，动态随机存取存储器(DRAM芯片)里面所储存的数据就需要周期性地更新。当电力供应停止时，SRAM储存的数据还是会消失(被称为volatile memory)，这与在断电后还能储存资料的ROM或闪存是不同的。SRAM由存储矩阵、地址译码器和读/写控制电路组成，容量的扩展有两个方面：位数的扩展用芯片的并联，字数的扩展可用外加译码器控制芯片的片选输入端。SRAM中的每一bit储存在由4个场效应管(M1, M2, M3, M4)构成两个交叉耦合的反相器中。另外两个场效应管(M5, M6)是储存基本单元到用于读写的位线(Bit Line)的控制开关。

  除了6管的SRAM，其他SRAM还有8管、10管甚至每个位元使用更多的晶体管的实现。这可用于实现多端口(port)的读写访问，如显存或者寄存器堆的多口SRAM电路的实现。一般说来，每个基本单元用的晶体管数量越少，其占用面积就越小。由于硅芯片(silicon wafer)的生产成本是相对固定的，因此SRAM基本单元的面积越小，在硅芯片上就可以制造更多的位元存储，每位元存储的成本就越低。内存基本单元使用少于6个晶体管是可能的，如3管甚至单管，但单管储存单元是DRAM，不是SRAM。

  SRAM功耗取决于它的访问频率。如果用高频率访问SRAM，其功耗比得上DRAM。有的SRAM在全带宽时功耗达到几个瓦特量级。另一方面，SRAM如果用于温和的时钟频率的微处理器，其功耗将非常小，在空闲状态时功耗可以忽略不计—几个微瓦特级别。SRAM比较常见的应用是作为微控制器的RAM或者cache(32bytes到128kb)。

  SRAM结构图

  corecells array：存储单元阵列

  decode：行列地址译码器

  Sense Amplifier：灵敏放大器

  conntrol circuit：控制电路

FFIO：缓冲/驱动电路

  为什么要将存储单元阵列排成矩阵形式?

  在SRAM 中，排成矩阵形式的存储单元阵列的周围是译码器和与外部信号的接口电路。存储单元阵列通常採用正方形或矩阵的形式，以降低整个芯片面积并有利于数据的存取。以一个存储容量为4K位的SRAM为例，共需12条地址线来保证每个存储单元都能被选中(212 =-4096)。假设存储单元阵列被排列成仅仅包括一列的长条形，则须要一个12/4K位的译码器。但假设排列成包括64行和64列的正方形，这时则仅仅需一个6/64位的行译码器和一个6/64位的列译码器。行、列译码器可分别排列在存储单元阵列的两边，64行和64列共同拥有4096个交叉点。每个点就相应一个存储位。

  因此，将存储单元排列成正方形比排列成一列的长条形要大大地降低整个芯片地面积。存储单元排列成长条形除了形状神秘和面积大以外，另一个缺点，那就是排在列的上部的存储单元与数据输入/输出端的连线就会变得非常长，特别是对于容量比較大得存储器来说。情况就更为严重，而连线的延迟至少是与它的长度成线性关系。连线越长，线上的延迟就越大。所以就会导致读写速度的降低和不同存储单元连线延迟的不一致性，这些都是在设计中须要避免的。

  SRAM基本单元结构

  SRAM的存储原理

  从RAM的存储原理讲起

  RAM基本的作用就是存储代码和数据供CPU在须要的时候调用。可是这些数据并非像用袋子盛米那么简单。更像是 图书馆中用有格子的书架存放书籍一样。不但要放进去还要可以在须要的时候准确的调用出来。尽管都是书可是每本书是不同的。

  对于RAM等存储器来说也是一样的，尽管存储的都是代表0和1的代码，可是不同的组合就是不同的数据。让我们又一次回到书和书架上来，假设有一个书架上有10行和10列格子(每行和每列都有0-9的编号)，有100本书要存放在里面，那么我们使用一个行的编号+一个列的编号就能确定某一本书的位置。假设已知这本书的编号87，那么我们首先锁定第8行。然后找到第7列就能准确的找到这本书了。

  在RAM存储器中也是利用了相似的原理。

  如今让我们回到RAM存储器上，对于RAM存储器而言数据总线是用来传入数据或者传出数据的。

  由于存储器中的存储空间是假设前面提到的存放图书的书架一样通过一定的规则定义的，所以我们能够通过这个规则来把数据存放到存储器上相应的位置。而进行这样的定位的工作就要依靠地址总线来实现了。

  对于CPU来说。RAM就象是一条长长的有非常多空格的细线。每一个空格都有一个唯一的地址与之相相应。

  假设CPU想要从RAM中调用数据，它首先须要给地址总线发送地址数据定位要存取的数据，然后等待若干个时钟周期之后，数据总线就会把传输数据给CPU。

  以下的示意图能够帮助我们非常好的理解这个过程。

  上图中的小圆点代表RAM中的存储空间，每个都有一个唯一的地址线同它相连。

  当地址解码器接收到地址总线送来的地址数据之后。它会依据这个数据定位CPU想要调用的数据所在的位置，然后数据总线就会把当中的数据传送到CPU。

上面所列举的样例中CPU在一行数据中每次仅仅是存取一个字节的数据。可是在现实世界中是不同的。通常CPU每次须要调用32bit或者是64bit的数据(这是依据不同计算机系统的数据总线的位宽所决定的)。假设数据总线是64bit的话，CPU就会在一个时间中存取8个字节的数据。

  从“线”到“矩阵”

  假设RAM对于CPU来说不过一条“线”的话。还不能体现实际的执行情况。由于假设实际情况真的是这种话，在实际制造芯片的时候，会有非常多实际的困难。特别是在须要设计大容量的RAM的时候。

  所以。一种更好的可以减少成本的方法是让存储信息的“空格”排列为非常多行--每一个“空格”相应一个bit存储的位置。这样。假设要存储1024bits(2^10)数据，那么你只要使用32x32(2^5*2^5=2^10)的矩阵就行达到这个目的了。非常明显。一个32x32的矩阵比一个1024bit的行设备更紧凑。实现起来也更加easy。请看下图：

知道了RAM的基本结构是什么样子的。我们就以下谈谈当存储字节的过程是如何的：上面的示意图显示的也不过最简单状态下的情况，也就是当内存条上只唯独一个RAM芯片的情况。对于X86处理器。它通过地址总线发出一个具有22位二进制数字的地址编码--当中11位是行地址，另外11位是列地址，这是通过RAM地址接口进行分离的。行地址解码器(row decoder)将会首先确定行地址，然后列地址解码器(column decoder)将会确定列地址，这样就能确定唯一的存储数据的位置，然后该数据就会通过RAM数据接口将数据传到数据总线。另外，须要注意的是，RAM内部存储信息的矩阵并非一个正方形的，也就是行和列的数目不是同样的--行的数目比列的数目少(DRAM)。

  SRAM的存储原理

  以下的示意图粗略的概括了一个主要的SRAM芯片是怎样工作的。SRAM是“static RAM(静态随机存储器)”的简称，之所以这样命名是由于当数据被存入当中后不会消失(同DRAM动态随机存储器是不同，DRAM必须在一定的时间内不停的刷新才干保持当中存储的数据)。

  一个SRAM单元通常由4-6仅仅晶体管组成，当这个SRAM单元被赋予0或者1的状态之后，它会保持这个状态直到下次被赋予新的状态或者断电之后才会更改或者消失。

  SRAM的速度相对照较快。并且比較省电。可是存储1bit的信息须要4-6仅仅晶体管制造成本太高了(DRAM仅仅要1仅仅晶体管就能够实现)。

  一个SRAM单元——4-6仅仅晶体管——存储1bit的信息

  SRAM的读取与存储操作流程

  从Dout引脚读取1bit数据须要下面的步骤：

  1)通过地址总线把要读取的bit的地址传送到对应的读取地址引脚(这个时候/WE引脚应该没有激活，所以SRAM知道它不应该运行写入操作)。

  2)激活/CS选择该SRAM芯片。

  3)激活/OE引脚让SRAM知道是读取操作。

  第三步之后，要读取的数据就会从DOut引脚传输到数据总线。

怎么过程很的简单吧?相同。写入1bit数据的过程也是很的简单的。

  从Dout引脚存储1bit数据须要下面的步骤：

  1)通过地址总线确定要写入信息的位置(确定/OE引脚没有被激活)。

  2)通过数据总线将要写入的传输数据到Dout引脚。

  3)激活/CS引脚选择SRAM芯片。

  4)激活/WE引脚通知SRAM知道要进行写入操作。

经过上面的四个步骤之后，须要写入的数据就已经放在了须要写入的地方。

  动态随机访问存储器(DRAM)

  动态随机访问存储器(Dynamic Random Access Memory)是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。

  由于在现实中电容会有漏电的现象，导致电位差不足而使记忆消失，因此除非电容经常周期性地充电，否则无法确保记忆长存。由于这种需要定时刷新的特性，因此被称为“动态”存储器。

  相对来说，“静态”存储器(SRAM)只要存入数据后，纵使不刷新也不会丢失记忆。与SRAM相比，DRAM的优势在于结构简单——每一个比特的数据都只需一个电容跟一个晶体管来处理。DRAM通常以一个电容和一个晶体管为一个单元排成二维矩阵，图2所示是一个4×4的矩阵，现代的DRAM通常长和宽都在几千个。相比之下，在SRAM上一个比特通常需要六个晶体管。正因此缘故，DRAM拥有非常高的密度，单位体积的容量较高，因此成本较低。DRAM也有缺点，DRAM也有访问速度较慢，耗电量较大的缺点。与大部分的随机存取存储器(RAM)一样，由于存在DRAM中的数据会在电力切断以后很快消失，因此它属于一种易失性存储器(volatile memory)设备。

  SRAM的基本单元电路是由6个MOS管构成，而DRAM的基本单元电路是由1个MOS管构成，若存储器有4000个存储单元，则SRAM需要24000个MOS管，而DRAM则需要4000个MOS管，由此得出SRAM的芯片引脚自然就多，功耗大，价格贵，速度快，因为MOS管多，散热大，所以集成度低。因为SRAM的基本单元电路的存储原理是触发器，只要不掉电，就很稳定，所以就不需要刷新，而DRAM的基本单元电路的存储原理是电容，电容会漏电，要保持原状态，就需要每隔一段时间刷新。

  这个时间通常分为刷新周期。常用的刷新方法有以下三种：

  (1)集中刷新：在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读写操作，这段时间成为“死时间”，又叫访存的“死区”。显然这种方法可以让读写操作不受刷新工作的影响，但是在死区不能访问存储器，CPU只能干等着。

  (2)分散刷新：把对每一行的刷新分散到各个工作周期中去。比较生动地解释就是，原来我的工作只有存取，现在我的工作多了一个，就是在存取完之后顺便再“打扫”一行。这样，一个存储器的系统工作周期分为两部分，前半部分有用正常读、写或保持，后半部分用于刷新某一行。这种方法不存在死区，但是增加了系统的存取周期，如果原来存取周期只有0.5us，现在变成了1us，增加的0.5us要刷新一行。

(3)异步刷新：前两种方法的结合，它可以缩短死时间，又充分利用最大刷新间隔为2ms的特点。做法是将刷新周期除以行数，得到每两次刷新之间的时间间隔t，逻辑电路每过t就产生一次刷新请求。这样就避免了使CPU等待过长时间，还减少了刷新次数，提高了工作效率。

  为什么DRAM需要不断的刷新?

  DRAM的数据实际上是存在电容里的。而电容放久了，内部的电荷就会越来越少，对外就形成不了电位的变化。而且当对DRAM进行读操作的时候需要将电容与外界形成回路，通过检查是否有电荷流进或流出来判断该bit是1还是0。所以无论怎样，在读操作中都破坏了原来的数据。所以在读操作结束后需要将数据写回DRAM中。在整个读或者写操作的周期中，计算机都会进行DRAM的刷新，通常是刷新的周期是4ms-64ms。

  DRAM基本单元结构

  DRAM的结构

  数据SRAM需要4-6个晶体管但是DRAM 仅仅需要1个晶体管，那么这样同样容量的SRAM 的体积比DRAM大至少4倍。这样就意味着你没有足够空间安放同样数量的引脚(因为针脚并没有因此减少4倍)。当然为了安装同样数量的针脚，也可以把芯片的体积加大，但是这样就提高芯片的生产成本和功耗，所以减少针脚数目也是必要的，对于现在的大容量DRAM 芯片，多路寻址技术已经是必不可少的了。

  当然多路寻址技术也使得读写的过程更加复杂了，这样在设计的时候不仅仅DRAM 芯片更加复杂了，DRAM 接口也要更加复杂，在我们介绍DRAM 读写过程之前，请大家看一张DRAM 芯片内部结构示意图：

  在上面的示意图中，你可以看到在DRAM结构中相对于SRAM多了两个部分：由/RAS(Row Address Strobe：行地址脉冲选通器)引脚控制的行地址门闩线路(Row Address Latch)和由/CAS(Column Address Strobe：列地址脉冲选通器)引脚控制的列地址门闩线路(ColumnAddress Latch)。