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损坏的ESD保护器件测试信号完整性

  该测试的重点是评估 ESD 对 SI 的影响。因此，基本上测量的散射参数与前文相同，但测量是在 8 kV 和 15 kV 条件下，在每个极性 20 个脉冲前后完成的。目标规范是，在 ESD 应力脉冲后，ESD 器件在 1 MHz 至 200 MHz 的频率范围内的偏差不允许超过 1 dB。图6 显示其中一个 ESD 器件的 Sdd11 结果。

  ESD 放电电流测量

  在 ESD 事件期间，ESD 保护器件将大部分 ESD 脉冲钳位到地。然而，在实际应用中，总有一部分脉冲会越过 ESD 保护进入 PHY。该残余电流是评估 ESD 器件保护能力的重要参数。对于开放技术联盟以太网 100/ 1000BASE-T1，该残余电流是使用标准化设置测量的。设置参见图 7。包括 CMC和 ESD 保护在内的整个电路都包含在该设置中。PHY 的特性用一个 2 Ω 电阻器进行了简化。

  两个极性的测量都在最高 15 kV 的电压下进行的。“通过”条件限制来自于 2 kV 和 4 kV 人体模型(HBM)。

  JEDEC HBM规范

  图 8 显示了 15 kV 脉冲的结果，包括来自 ESD 枪的限制和参考电流。

  SEED——ESD 放电电流仿真测量

  系统 ESD 性能的系统预测并不简单。独立收发器和无源元件(包括外部 ESD 保护器件)的 ESD 耐受性水平不能代表总体系统 ESD 耐受性水平。

  因此，必须仔细考虑所有集成元件之间的交互。这里要特别注意外部 ESD 保护、CMC 以及 IC PHY 收发器引脚的片上 ESD 保护特性的合理适配。请注意，这些元件表现出强烈的非线性高电流行为。

  系统高效 ESD 设计(SEED)方法允许仿真整个系统中与 ESD 相关的瞬态高电压、高电流行为。在这里，需要使用行为模型和等效电路对各个元素进行精确建模。完整的仿真环境还包括 ESD 脉冲发生器模型。通过这种综合仿真方法，可以预测流经系统不同部分的残余 ESD 应力电流以及不同系统节点的电压。

  通过评估 IC PHY 收发器数据引脚违反关键准静态和动态 IV 限制的情况，可以确定系统级 ESD 耐受性。图 10 显示了系统模型的 100/1000BASE-T1 电路，以及根据 IEC 61000-4-2 使用 4 kV ESD 脉冲对进入 IC 的残余电流进行系统级测量和仿真的比较。

  一般而言，测量结果与仿真结果非常吻合。仿真准确捕获了流入 IC 的电流脉冲的主要特性，相对于 ICCDM 限制属于过冲，而相对于 IC HBM 限制属于稳态行为。